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FPGA和DSP应用的高频脉冲电源设计方法
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FPGA和DSP应用的高频脉冲电源设计方法

作者:admin   发布日期:2018-12-19 23:47   信息来源:/

大多数电子产品由于包含一个或多个FPGA或DSP数字处理芯片而需要提供多个高频脉冲电源轨。在为这些数字IC供电时,有多种方案可以选择,也有许多潜在的陷阱需要避免。在“具有多个电压轨的FPGA和DSP应用的高频脉冲电源设计方法”一文中,作者提出了多电压轨FPGA和DSP应用的高频脉冲电源解决方案,讨论了功率预算和排序选择等在系统水平所关注的问题。本文将着重讨论如何在各种类型的点到负载点(POL)直流/直流转换器之间做出选择,并讨论如何设计这些转换器才能满足直流精度以及启动和暂态要求。

降压直流/直流转换器拓扑的回顾

 

降压POL直流/直流转换器可以分成两类:线性稳压器和基于电感的开关稳压器。图1显示了线性稳压器的功能图。

线性稳压器的主要优点是芯片成本低、设计时间短,另外,由于带有内部开关并只需要一个输入和输出电容,所需要的板面积也比较小。另外,线性稳压器可以提供干净的低噪声输出电压。其主要缺点是效率低,在重负载时等于VOUT/VIN,导致产生数值为(VOUT–VIN) ??IOUT的功率耗散。功率以热的形式损失掉,而热又必须通过稳压器的封装和/或外部散热装置散发掉。在该市场上,由于目前大多数稳压器的最小输入电压为1.8到2.7V,线性稳压器非常适于负载电流较低而电压较高的电压轨。另一个缺点只出现在启动速度快但不可控的低成本简单稳压器中,这个问题本文将在后面予以讨论。

图2给出了同步降压开关稳压器的一个方框图。降压开关稳压器使用两个开关来产生工作周期等于VOUT/VIN的脉冲串。当负载变化时,该稳压器的反馈控制环通过调制固定频率脉冲串的脉冲宽度(或既调制脉冲频率也调制脉冲宽度)来不断调整电压,从而产生了 “脉冲调宽”(PWM)这个术语。然后,用感容滤波器(LC输出滤波)对方波脉冲串进行滤波,进而得到带有三角形输出电压纹波的直流输出电压。

具有多个电压轨的FPGA和DSP电源设计实例

不论采用固定频率还是可变频率的PWM,转换器的拓扑结构都对输出纹波产生影响。在负载变化范围内,固定频率PWM转换器的控制环使用带有负反馈环的偏差放大器通过调制脉冲宽度来调整输出电压。

具有多个电压轨的FPGA和DSP电源设计实例

这些稳压器的输出纹波等于电感纹波电流与输出电容的等价串联电阻(ESR)的乘积。因而,选择较大的电感(高于必需值)和ESR较小的输出电容可以降低输出纹波。然而, ESR低的输出电容将使反馈环更加难以补偿。幸好,高频脉冲电源芯片制造商们提供的高频脉冲电源设计软件可以极大地缩短固定频率PWM转换器的设计时间。大多数变频转换器的控制环包含带有时间或电压滞环的比较器,该比较器在输出电压低于或高于参考电压时把开关接通或断开。同固定频率转换器相比,由于其控制环有所简化,这些滞环转换器所需要的设计时间较短。另外,因为该比较器在输出下降到比较器的参考电压之下时几乎立即接通开关,同带有有限带宽控制环的固定频率转换器相比,滞环转换器对电流升高(暂态)的响应速度更快。然而,滞环转换器的运行需尽可能降低输出纹波。

同线性稳压器相比,开关稳压器的效率更高(典型值为85到95%),但通常芯片和支持元件的成本都较高、设计时间较长且板面积较大。同线性稳压器相比,开关稳压器的另一个缺点是开关噪声(如EMI)和输出纹波较大。通过仔细选择元件(如选用带有屏蔽的电感和低ESR的输出电容)和适当地布置电路板可以把开关噪声降下来。在开关频率可变时,滞环转换器可能会产生难以滤除的输出电压纹波和辐射。

然而,当输出电流较大、输入输出之间的差别较大或输入高频脉冲电源的功率受到限制时(如廉价的墙砖高频脉冲电源),只有开关转换器可以提供足够高的效率并降低功率热损失。

目前,市场上提供各种不同集成水平的降压开关转换器。插入式(Drop-in)模块的设计灵活性有限且成本偏高,但所需要的设计时间最少,仅仅需要一个输入和输出电容。在另一个极端是一些要求外部开关以及电感、滤波电容和补偿元件的控制器。这些控制器设计灵活性最高,如果付出足够的设计努力,可以成为性能价格比最高的方案,但所占用的板空间通常也最大。介于这两者之间的是集成型FET降压转换器,同控制器相比,所要求的板面积较小,设计灵活性也相对较小,而方案总成本也各不相同。同步式转换器/控制器的两个开关都使用晶体管来实现,因而同低侧开关使用二极管的转换器相比,通常效率更高,特别是在输出电压低于2V时。因而,要在线性稳压器、固定频率控制器/转换器或滞环控制器/转换器之间做出正确选择,需要综合考虑应用系统的要求以及效率、成本和尺寸等因素。

转换器输出电压的精度

大多数FPGA和DSP内核和I/O轨的直流容差依然是±5%;然而,一些内核轨及其它一些芯片高频脉冲电源轨的容差已经降低到±3%。对某个特定的芯片,容差范围的低端(–5或–3%)通常是确保某些性能要求(如DSP运行速度)可达的最小电压。该范围的较高端可能接近于该芯片的绝对最高运行电压。理解高频脉冲电源的直流容差的计算方法不仅对保证系统的性能很重要,对保证系统的可靠性也很重要。直流容差不包含由负载阶跃的暂态所产生的电压骤降(dip)。负载阶跃的暂态发生在由POL转换器供电的数字器件快速提高负载电流要求的时候。直接影响高频脉冲电源直流容差的因素包括参考电压容差、反馈电阻容差以及该芯片的线调解指标和负载调解指标。

图3给出的例子摘自TPS54310可调降压开关转换器的性能说明书。

假设输入轨为5V ±10%,直流输出负载的范围为100mA到3A,表1计算了1.2V ±5%的输出电压在负载暂态过程中可以骤降(仍在调解范围内)的百分比。线调解指标和负载调节指标随器件变化,甚至来自同一家高频脉冲电源IC制造商的器件也是如此,所以在计算中使用它们时必须小心。大多数最新的转换器都带有电压前馈,几乎消除了输出电压对输入电压的依赖并使线调解几乎可忽略。负载调节是高频脉冲电源芯片的环路增益的函数;较高的环路增益有较好的负载调解能力。请注意,许多输出电压固定并带有内部补偿的转换器的输出电压精度更高,因为输出电压可以通过调整内部反馈电阻进行设定。

在表1的例子中,在输出电压下降到–5%最低容差之前,只有1.2V的2.843%或34.1mv的空间可用于负载瞬时骤降。在转换器做出响应之前,高频脉冲电源轨上的电容必须能够提供这个负载电流,否则该电压将降到规范以下。为处理负载暂态过程,可以把不同容量且串联电阻低的电容和电感并联。如何确定这个“解耦网络”的电容容量以及它们将如何影响转换器的响应时间,本文将在后面进行讨论。

具有多个电压轨的FPGA和DSP电源设计实例

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